alias: 本征半导体

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前言

1、本书是由日本东芝半导体旗下的技术策划部 / 电子商务创造部编制的，出版于 2005 年 8 月

2、东芝出版本书的目的在于推广自身的品牌和产品，书籍最后还有东芝半导体的公司介绍，书中也有很多以东芝产品的举例。我拿到这本书也是在东芝一场产品研讨会上拿的。

目录

详细目录就不放上来了，篇章正文内容会有详细的逻辑图，本书分为三大部分：

一 半导体概论

该篇章从最为基础的半导体物理特性和电气特性入手，再到材料、电子与空穴、PN 结、MOS、制造流程等。本篇章如果没有较为扎实的物理基础（如我），还是比较晦涩难懂，但认真啃下来，会对后面的技术的理解有很大的帮助。

二 半导体器件

本篇章是本书最重点的部分，也是内容最多的，它对半导体器件做了较为完整的划分和介绍，认真读下来，会对半导体有个比较全面的认知轮廓。而且东芝半导体是行业内半导体产品种类比较齐全的一家公司，半导体技术涉猎很广，对产品和行业都认识很深入，所以本篇章不仅仅只是理论，而是多年实际开发积累的经验知识，很多前瞻性的技术也预估得很准确。

但本书编著时间久远，半导体行业又是快速迭代的，需要读者不断基于这个轮廓上做更多延伸阅读和学习，甚至纠正。比如存储半导体篇，当时的技术仍然处于微米转纳米 阶段，而实际上当前市场主流的 IC 制程已达到 15~30nm 之间，CPU 等更是达到 7nm，更别提当前日益广泛的 3D Nand，在本篇章仍属于非常前言的技术。

三 半导体制程技术 \ 组装及封装 \ LSI 设计 \ 应用 \ 可靠度 \ 环境对策

这部分内容篇章较多，但内容相对较少，浅浅而谈，个人觉得属于可看可不看的部分。

最后还附上了半导体英文缩写集。

(一) 半导体概论

个人学习整理的笔记概要：

![[图解半导体制程概论（一） image 1.jpg]]

（以下为原文内容）

半导体的物理特性及电气特性

【半导体】具有处于如铜或铁等容易导电的导体、与如橡胶或玻璃等不导电的【绝缘体】中间的电阻系数、该电阻比会受到下列的因素而变化。如： 杂质的添加、温度、光的照射、原子结合的缺陷。

![[图解半导体制程概论（一） image 2.jpg]]

半导体的材料

硅 (Si) 与锗 (Ge) 为众所周知的半导体材料。这些元素属于元素周期素中的第 IV 族，其最外壳 (最外层的轨道) 具有四个电子。半导体除以硅与锗的单一元素构成之处，也广泛使用两种以上之元素的化合物半导体.。

![[图解半导体制程概论（一） image 3.jpg]]

硅、锗半导体 （Si、Ge Semiconductor)

单结晶的硅、其各个原子与所邻接的原子共价电子（共有结合、共有化）且排列得井井有条。利用如此的单结晶，就可产生微观性的量子力学效果，而构成半导体器件。

化合物半导体 (Compound Semiconductor)

除硅（Si) 之外，第 III 族与第 V 族的元素化合物，或者与第 IV 族元素组成的化合物也可用于半导体材料。

例如，GaAs（砷化镓）、 Gap（磷化砷）、 AlGaAs（砷化镓铝）、 GaN（氮化镓） SiC（碳化硅） SiGe（锗化硅）等均是由 2 个以上元素所构成的半导体。

![[图解半导体制程概论（一） image 4.jpg]]

本征半导体与自由电子及空穴

我们将第 IV 族（最外层轨道有四个电子）的元素（Si、Ge 等），以及和第 IV 族等价的化合物（GaAs、GaN 等），且掺杂极少杂质的半导体的结晶，称之为本征半导体（intrinsic semiconductor）。

本征半导体（intrinsic semiconductor）

当温度很低的时候，在原子的最外侧的轨道上的电子（束缚电子（bound electrons））用于结合所邻接的原子，因此在本征半导体内几乎没有自由载子，所以本征半导体具有高电阻比。

自由电子（free electrons）

束缚电子若以热或光加以激发时就成为自由电子，其可在结晶内自由移动。

空穴（hole）

在束缚电子成为自由电子后而缺少电子的地方，就有电子从邻接的 Si 原子移动过来，同时在邻接的 Si 原子新发生缺少电子的地方，就会有电子从其所邻接的 Si 原子移动过来。在这种情况下，其与自由电子相异，即以逐次移动在一个邻接原子间。缺少电子地方的移动，刚好同肯有正电荷的粒子以反方向作移动的动作，并且产生具有正电荷载子（空穴）的效力。

![[图解半导体制程概论（一） image 5.jpg]]

添加掺杂物质的逆流地导体与电子及空穴

将第 V 族的元素（最外层的轨道有五个电子）添加在第 IV 族的元素的结晶，即会形成 1 个自由电子且成为 N 型半导体。
将第 Ⅲ 族的元素（最外层的轨道有三个电子）添加在第 IV 族的元素的结晶，即会产生缺少一个电子的地方且成为 P 型半导体。

N 型半导体（N type Semiconductor）

N 型半导体中，自由电子成为电流的主流（多数载子），并将产生自由电子的原子，称为 “施体 donor”。施体将带正电而成为固定电荷。不过也会存在极少的空穴（少数载子）。

作为 N 型掺杂物质使用的元素有：P 磷；As 砷；Sb 锑

P 型半导体（P type Semiconductor）

在 P 型半导体中，空穴成为电流的主流（多数载子），并将产生空穴的原子，称为 “受体（acceptor）”。受体将带负电而成为固定电荷。不过也会存在极少的自由电子（少数载子）。

作为 P 型掺杂物质使用的元素有：B 硼；In 锌

![[图解半导体制程概论（一） image 6.jpg]]

添加掺杂物质于硅半导体基板（P 型、N 型）

想在单结晶硅（Si）的基础上加上极性（P 型、N 型），因此从多结晶硅基板制作单结晶基板时，即添加掺杂物质。单结晶硅的制造方法有 CZ 法（齐克劳斯基法）以及 FZ 法（悬浮区制单晶）

CZ 法（Czochralski method）

将不纯物体添加在超高纯度的多结晶硅基板，且在加热炉中溶解，并将晶种一面旋转且一面慢慢的加以提升，即会成长为棒状的单结晶晶锭。通过加减掺那时物质种类或添加量，即可控制半导体的极性与电阻比。

FZ 法（Floating Zone method）

在加有添加化合物的气体的惰性气体的容器内将棒状的多结晶硅加以固定，再连接种子结晶、且从该部分按照环状的高频加热线圈、一面将硅溶解为带状并一面将线圈移动至上方，面制作单结晶晶锭。

想制造高耐压功率晶体管或晶闸管等高电阻比的单结晶时，也有以中子束照射高纯度的 FZ 单结晶，且将一部分的硅变换为磷而制造 N 型半导体的制法。

![[图解半导体制程概论（一） image 7.jpg]]

漂移电流及扩散电流

流动于半导体体中的电流有两种：漂移电流与扩散电流。

漂移电流（drift current）

与电阻体（器）相同，由于外加电压所产生的电场，因电子和空穴的电性相吸引而流动所产生的电流。场效应管（FET）内流动的电流称为漂移电流。

扩散电流（diffusion current）

将 P 型半导体与 N 型半导体接合且加电压。如电子从 N 型半导体注入到 P 型半导体，而空穴从 P 型半导体注入到 N 型半导体，即电子和空穴因热运动而平均地从密度浓密的注入处移动到密度稀薄的地方。以这样的结构所流动的电流称为扩散电流。在双极性（双载子）晶体管或 PN 接合二极管，扩散电流为主体。

![[图解半导体制程概论（一） image 8.jpg]]

PN 接合和势垒

在接合前，由于 P 型半导体存在与受体（负离子化原子）同数的空穴，而 N 型半导体存在与施体（正离子化原子）同数的电子，并在电性上成为电中性。将这样的 P 型半导体和 N 型半导体接合就会产生势垒。

接合前为中性状态

接合前，在 P 型半导体存在着与受体（负离子化原子）同数的空穴，而 N 型半导体即存在着与施（正离子化原子）同数的电子，并在电性上成为电中性。

空乏层与势垒（depletion layer＆potential barrier）

将 P 型与 N 型半导体接合时，由于 P 型与 N 型范围的空穴及电子就相互开始向对方扩散。因此在接合处附近，电子和空穴再接合后就仅剩下不能移动的受体与施体。该层称为 “空乏层”。由于该空乏层会在 PN 接合部会产生能差，故将该能差称为 “势垒”。

现在叫耗尽层，这附近的电子和空穴相当于同归于尽了，只剩下不能移动的受体与施体

![[图解半导体制程概论（一） image 9.jpg]]

PN 接合面的电压及电流特性

如外加电压到 PN 接合处，使电流按照外加电压的方向（正负极）流通或不流通。这是二极管基本特性。

外加正相电压到 PN 接合面

从外部在减弱扩散电位的方向（正极在 P 型而负极在 N 型）外加电压时，PN 接合面的势垒就被破坏了，空穴流从 P 型半导体注入 N 型半导体，电子流则从 N 型半导体注入 P 型半导体，而扩散电流得以继续流动。电流流动的方向就称为 “正向”。

外加反向电压到 PN 接合面

另一方面，从外部所外加的电压的极性与上述相反（负极为 P 型而正极为 N 型），在接合面使势垒变成需要再加上外部电位 VR，其结果使空乏层的宽度更扩大。在这种情况下，反向电流几乎不会流通，我们将这个方向称为 “反向 Inverse”。

![[图解半导体制程概论（一） image 10.jpg]]

掺杂物质的选择性扩散

如果用不纯物的原子置换结晶中的硅（4 价）原子的一部分，即能制造 P 型（3 价的掺杂元素：注入硼等），或者 N 型（5 价的掺杂元素：注入磷等）半导体。

注入掺杂 有以下方法：

1、热扩散法（Thermal Diffusion Method）

使用气体或固体作为杂质扩散源，并将晶圆放入扩散炉中加热（约 1000℃），杂质就因扩散而掺入到硅结晶中。P 型掺杂物使用硼，而 N 型掺杂物为磷、砷等。单结晶中的掺杂物浓度或浓度分布可由增减温度、时间、气体流量来加以控制。

![[图解半导体制程概论（一） image 11.jpg]]

2、离子注入法（Ion-injection Method）

将气体状的不纯物加以离子化，且用质量分析器将所注入的元素加以分离，并用电场作加速而打入半导体基板。若使用该注入方法，就能将不纯物浓度做精密控制，注入到目标位置和深度。

但如果单是注入不纯物，仍无法显现 P 型、N 型的性质，还必须有后续退火来将晶格中的硅原子加以置换为掺杂物原子的过程。

通过扩散来改变半导体的极性时，必须将浓度提升为比原来素材的不纯物浓度高，而且应使不纯物扩散。在扩散工程中只能操作增加浓度的方向。

![[图解半导体制程概论（一） image 12.jpg]]

3、气相成长法（epitaxial growth method）

这种方法如同在结晶基板接枝那样，使结晶成长的气相成长法（vaporphase growth method）。将晶圆在反应容器内加温至高温（约 1200℃）并将掺杂物气体与硅烷气体（SiH4）、氢混合，流通适量，就能在结晶基板上长成具有目的性极性和不纯物浓度的单结晶，且能做成比基板不纯物浓度更低的层或极性相反的层。

![[图解半导体制程概论（一） image 13.jpg]]

氧化膜（SiO2）

在半导体器件的制造上，氧化膜具有极为重要的作用。其被利用为 MOS 晶体管的栅极氧化膜、PN 接合部的保护膜、那时质扩散的光罩。制造氧化膜的代表例有：热氧化法及气相成长法（CVD 法）。

热氧化法（Thermal Oxide Method）

将硅晶圆的表面用高温氧气或水蒸气氧化加以氧化生成。由于可形成细密的氧化膜，因此被用于 MOS 晶体管的栅极氧化层、钝化层（passivation film,or passivation layer）。

用氧化所形成的膜厚度可由温度、时间、或者水蒸气的流量加以控制。

![[图解半导体制程概论（一） image 14.jpg]]

气相成长法（CVD 法）

这是在高温的反应炉内将硅烷气体沉积在晶圆表面的方法，这包括常压 CVD 法与低压 CVD 法等。主要用途在于形成配线层间的绝缘膜，保护芯片表面的钝化作用膜等。这种气体也可用的多晶硅栅极等的形成中。

![[图解半导体制程概论（一） image 15.jpg]]

MOS(金属氧化物半导体) 结构

如果在 M（金属）、O（氧化物）、S（半导体）的三明治型结构的半导体与金属电极间外加电压，就能使氧化层下的半导体表面的极性加以反转。

在 MOS 三明治型结构上外加电压

在 MOS 三明治型结构上，金属电极相对于 P 型半导体的情况下，外加正电压，对 N 型半导体外加负电压，就会形成与 PN 接合面相同的现象，也就是最初在氧化膜下会产生空乏层（depletion layer）。

反转层（reversion layer）

针对氧化膜下为 P 型半导体的情况，如果再提高电压，就会累积电子，若是 N 型半导体则会累积空穴，我们称此层为 “反转层”。MOS 型场效应管就是利用这个层，作为一个切换开关。这是因为改变外加电压，就可使此电路产生切换的转换（开关）功用。

![[图解半导体制程概论（一） image 16.jpg]]

半导体器件的制造法

半导体器件（晶体管或 IC）是经过以下步骤制造出来的:
1）从 Si 单结晶晶柱制造出晶圆的制程；
2）前道制程：在晶圆上形成半导体芯片的制程；
3）后道制程将半导体芯片封装为 IC 的制程。

步骤一：【Si 晶圆的制造工程】

从圆柱形的硅单结晶晶柱切出圆盘状的晶圆，并将其表面磨光，如同镜面一样。

从硅单结晶晶柱切出晶圆状的晶圆（切成薄片：Slicing）

将圆柱状的 Si 单结晶晶柱贴在支撑台上，再使带有钻石粒的内圆周刀刃旋转，就可切出圆盘状的晶圆。

Si 晶圆的表面抛光（研磨 - 精磨：Polishing）

如果想制造缺陷少的器件，需要将 Si 晶圆表面用机械或化学方法加以抛光成镜面，以去除表面的缺陷层。

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步骤二：【前道制程】

反复进行黄光微影、蚀刻及杂质扩散的工程，以制造半导体芯片。

气相生长在完成镜面研磨的晶圆表面（单结晶硅基板）形成气相沉积层。

选择性的掺杂物扩散

运用类似照相技术的微影方法，且为了选择性地扩散掺杂物质，而在部分区域制造想要的极性与杂质浓度。通过重复这个过程制造所需求的半导体可器件。

蒸镀电极金属 将铝、铜等蒸镀在晶圆表面形成电极及配线。

![[图解半导体制程概论（一） image 18.jpg]]

步骤三：【后道制程】

这是从晶圆切割芯片，并乘载在导线架上，再用电线与引线连接，然后用塑膜树脂包装 IC 芯片，并进行测试且去除不良品的工程。

切片（dicing）

将制造在晶圆上的半导体器件，以且有钻石刀刃的切割刀将晶圆切割为各个芯片。

芯片安装（chipmount）及金属连接（bonding）

将芯片装置安装在导线架上。接着，用金线、铝线等将芯片的电极与引线连接。

封装（packaging）

为了增加机械强度，用环氧树脂等将结合线、半导体芯片等封装起来。

测试筛检

最后用测试仪表测定并判断其电气特性，并去除不良品

![[图解半导体制程概论（一） image 19.jpg]]

关于半导体器件的制造法，个人觉得 Intel 上的文章会更生动有趣，内容是英文的：

FROM SAND TO SILICON: THE MAKING OF A CHIP

Written by Amanda Trudell FEBRUARY 28, 2012

From Sand to Silicon: The Making of a Chip - We Are Intel