第三章：时序逻辑

锁存器

锁存器的基本特性

锁存器（latch）是一种对脉冲电平敏感的双稳态电路，它具有0和1两个稳定状态，能够记忆**1**位二进制数。
锁存器普遍特征如下：

• 有两个互补的输出端：和
• 有两个稳定的状态
  • 1状态：
  • 1状态：
• 在输入信号的作用下，锁存器可以从一个稳定的状态转换为另一个稳定的状态。

  状态方程

  信号发生变化之前，锁存器的状态被称为**现态**（Qn）；
  信号发生变化之后，锁存器的状态被称为**次态**（Qn+1）。
  假设输入信号的集合为X，那么现态到次态变化的方程：
  Qn+1 = f(Qn ,X)被称为触发器的状态方程（次态方程）

  基本SR锁存器

  基本了解

  SR锁存器（Set-Reset Latch）是各种触发器电路的基本构成部分，分为由与非门构成的SR锁存器和由或非门构成的SR锁存器。
  其电路结构为：
  
  电路符号为:
  
  两个输入端分别简记为S和R，整体由两个或非门构成，一个或非门的输出构成另一个或非门的其中一个输入。

  R = 0，S = 0

  假设R = 0，S = 0，写出Q的逻辑表达式可知：
  
  可以知道，当R = 0，S = 0的时候，Q输出的状态仍然为Q之前的状态。这种就叫做**保留功能**。
  的分析同上，仍然等于。

  R = 1，S = 0

  从上面的分析我们可以知道，对于或非门而言，输入端为S = 0的时候不影响的变化，但是R=1会影响的变换：
  
  会发现，在这种情况下，Q恒为0，这种被称为**置0功能**。

  R = 0，S = 1

  分析同上，可以知道此时Q恒为1，这种被称为**置1功能**。

  R = 1，S = 1

  分析同上，此时：
  
  这种情况和锁存器的基本特征，也就是互补的输出是相矛盾的，此时锁存器在一种既不是1状态也不是0状态的非定义状态。
  详细解释如下：
  
  由此得出SR锁存器的一个约束条件：S·R=0

状态方程

门控SR锁存器

基本概念

门控SR锁存器示意图如下：

其特点为：在RS输入端和或非门之间，加了一层与门，以及添加了一个控制信号E。

由与门的性质可知，当E为0的时候，无论RS的取值是多少，Q3和Q4的输出必为0，锁存器一定处于保留状态。只有当E=1的时候，锁存器才允许接受数据输入信号。

当E=1的时候，电路的分析同基本SR锁存器。

例题讲解

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门控D锁存器

基本概念

D锁存器的电路图如下：

画出真值表：

特性

简单概括上面的真值表可以知道：

• D = 1且E = 1的时候，锁存器置1
• D = 0且E = 1的时候，锁存器置0

  也就是锁存器的状态等同于D的输入。 前提条件为：数据信号D先到，使能控制信号EN后到

参照

本小节参照：
数电第四讲第1课时_哔哩哔哩_bilibili
SR、JK、T、D触发器图形逻辑符号、真值表及特性方程_看星河的兔子的博客-CSDN博客_d触发器真值表

触发器

基本概念介绍

锁存器虽然可以记忆一位二进制数，但是接受的输入数据是在使能信号EN控制下进行的。EN是电平信号，也就是对于高低电平信号的变化敏感。
当EN = 1的时候，如果期间输入数据收到瞬时干扰变化，那么锁存器当中接受的数据就会发生变化。
为了提高锁存器的可靠性，推出了边沿方式工作的触发器。

简单的来说就是触发器是对上升沿和下降沿敏感。

触发器是一种同步双稳态器件。
所谓同步，指的是触发器的记忆状态按照时钟脉冲（CLK）规定的启动指示点（脉冲边沿）来改变。

简单来说就是触发器的记忆状态随着上升沿或者下降沿的变化而改变

这样做可以大大提高逻辑电路的可靠性和工作速度，因此触发器可以取代锁存器。
如下图所示：

为上升沿触发的时钟信号；
为上升沿触发的时钟信号；

所谓时钟信号，就是随着时间变换高低电平的一种信号，就如上图所示的CP，其电平是一致变换的。

SR触发器

前面说过，触发器对脉冲边沿敏感，SR触发器的示意图如下：


和SR锁存器类似，不过中间的使能端E变成了CLK，CLK是一个脉冲信号，其逻辑值会随着时间运算改变。
功能表如下：

输入			输出		说明
S	R	CLK
0	0	×			保持
0	1	↑	0	1	置0
1	0	↑	1	0	置1
1	1	↑	？	？	不稳定

例题参见书上P66页例4，思路和锁存器类似，就不单独讲了。

D触发器

D触发器的逻辑示意图如下：

这里CP后面的小圆圈代表：对时钟信号的负脉冲有效，也就是对下降沿敏感 上面的SR没有小圆圈，所以对上升沿敏感 小三角表示是将时钟信号转换成窄脉冲，使触发器按边沿方式工作，上面SR触发器的小三角省略了。

电路的分析同D锁存器。
其特性表如下：

输入		输出		说明
D	CLK
1	↑	1	0	置位（存1）
0	↑	0	1	复位（存0）

特征方程为：

例题部分：

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JK触发器

JK触发器逻辑示意图如下：

功能表如下：

输入			输出		说明
J	K	CLK
0	0	↑			保持
0	1	↑	0	1	置0
1	0	↑	1	0	置1
1	1	↑			交替

特征方程为：

JK触发器和D触发器还有强制输入端和.

• PRE的作用就是让触发器强置为**1**
• CLR的作用就是让触发器强置为**0**

这两个强制输入信号都是低电平有效，并且不能同时作用，优先级高于JK输入信号。
两个强制输入信号也叫异步输入，一般都处于高电平状态。

触发器的应用和时间参数

触发器的应用

触发器的应用主要有以下五个方面：

1. 并行数据寄存器
2. 计数器
3. 分频器
4. 脉冲产生器
5. 控制器

重点是用作寄存器、计数器和分频器。
能用作寄存器，是因为一个触发器可以存储以为二进制数，如果想要存储n位二进制数，就需要n个触发器。
用作计数器是因为一个触发器可以记忆两个状态，n个触发器可以记忆2n个状态，对应2n个始终脉冲CLK

触发器的时间参数

（1）为了保证数据写入的正确性的时间参数

• ts ：数据建立时间
• th ：数据保持时间

  这两个时间，是输入信号，在时钟有效边沿之前和之后都需要保持一段信号稳定不变的时间。 在有效边沿之前的就是数据建立时间；在有效边沿之后的就是数据保持时间。

（2）时钟信号的时间参数

• twh ：时钟信号保持为高电平的最小持续时间
• twl ：时钟信号保持为低电平的最小持续时间
• fmax ：触发器的最高工作频率

其中触发器的最高工作频率满足：

（3）触发器的翻转延迟时间
触发器改变信号，也就是翻转有延迟时间，这个时间被叫做tp，其定义为：时钟CLK信号幅度50%到触发器Q输出信号幅度50%的时间间隔。

寄存器和移位寄存器

寄存器

基本概念

寄存器由锁存器或者触发器组成，并且一次能够存储n位比特数据。

一个锁存器或者触发器只能存储1位数据，所以n位的寄存器就需要n个锁存器或者触发器。

大部分的寄存器都是由**D触发器**构成的，其优点在于：采用边沿方式工作，相比**D锁存器**更可靠。

D锁存器采用的是电位方式工作，这种比较容易收到干扰。

寄存：指的是临时存储，不对存储内容进行处理。

寄存器分类

根据多个触发器的输入输出的排列方式不同：

• 基本寄存器：输入输出是并列

• 移位寄存器：输入输出是首位相连的

  输入输出方式

  并行方式：每一位数据对应一个输入或者输出端，在CP（时钟脉冲）的作用下，各位同时输出或者输入
  串行方式：只有一个输入或者输出端口，在CP（时钟脉冲）的作用下，各位数码诸位输入或者输出
  

  电路图分析

  如图所示就是一个可以存储8位的寄存器。
  
  其中D为输入端，Q为输出端，还有两个特殊的输入：

• CLR：复位输入（可以让输出全部置1）

• CLK：时钟输入（在下降沿的时候让输出全部置0）

一般情况下，输入和输出是相等的。例如：

左侧为输入，右侧为输出。灯亮表示高电平1。

移位寄存器

基本概念

移位寄存器分为：

• 单向移位寄存器
• 双向移位寄存器

  这里只分析单向移位寄存器了。

单向移位寄存器的特点如下：

• 单向移位寄存器的数码，在CLK脉冲操作下，可以依次右移或者左移。
• n个CLK脉冲即可完成串行输入工作。

• 若串行输入端状态为0，那么n个CLK脉冲后，寄存器便被清零。

  电路分析

  单向移位寄存器的电路图如下：
  
  其特点为：后一个D触发器的输入是前一个D触发器的输出，使用状态方程表达就是：
  
  第n+1次的输出状态简单来说就是：

• 第一个D触发器：输出等于X

• 后三个D触发器：输出等于前三个D触发器的第**n**次的输出状态

例如串行输入X为1 0 1 1，那么其真值表为：

初始状态下Q的输出都是0。

最后移位寄存器存储的数据就是1 1 0 1，倒过来就是需要被存储的**1 0 1 1**

计数器

基本概念

定义

在数字电路中，能够记忆输入脉冲个数的电路被称为计数器。
计数器的核心元件为：触发器。

分类

按计数器中触发器是否同时翻转：

• 同步计数器
• 异步计数器

按计数器容量：

• 二进制计数器
• 十进制计数器
• N进制计数器

按计数器中的数字增减：

• 加法计数器
• 减法计数器
• 可逆计数器

  计数逻辑

  下图是一个简单的计数器：
  
  当遇到CLK脉冲下降沿的时候，Q端输出发生变化：
  
  会发现此时输出的四位从真值0变成了真值1。以此类推：
  
  这就被称为加法计数。输出端的位数决定了计数器的表示范围。这里的4位Q端，表明了表示范围为24 = 16，这个计数的长度被称为计数模。
  这种模式也被叫为二进制计数模式，如果想采用十进制计数，则：
  

  也就是当四位二进制数表示到9的时候，表示10就进1。

参考：
数字逻辑电路_首都师范大学

同步计数器

基本概念

所谓同步计时器，就是电路中所有的触发器都用同一个时钟脉冲源。
这里需要先了解两个概念：激励方程和输出方程

激励方程

激励方程也叫作驱动方程，出现在多个触发器（锁存器）组成的时序电路当中，用于表示各个触发器的输入端的输入。
例如上面的例子中：

表述每一个输入端D的方程就是激励方程：

输出方程

也就是整个电路中最终的输出结果。

电路分析步骤

同步计数器的分析步骤如下：

1. 根据已知的逻辑电路图，写出激励方程和输出方程
2. 由激励方程和触发器的特征方程写出触发器的状态方程
3. 做出状态转移表和状态图
4. 进一步分析其逻辑功能

   JK触发器构成的计数器

   下图是一个由JK触发器构成的8位计数器：
   

   详细可以参照书上P75页。

① 首先根据电路图写出J``K两个输入端的激励方程：

② 由JK触发器的特征方程：

写出电路的状态方程：

这一块忘记的复习一下前面的JK触发器

③ 写出Q的真值表：

初始状态Q全为0，次态代入上述状态方程即可获得。

这里记住：越在电路后面的触发器表示的二进制位数越高。 所以触发器表示的顺序是2,1,0

④ 这里输出方程比较简单，就是直接把三个输出端Q组合成一个二进制数即可，所以最终输出的状态图为：

建议画成圆形，这里实在不太好画所以画的方形。

移位寄存器构成的计数器

如果移位计数器有n个状态，只需要再这n个状态里面循环，就可以表示计数器能代表的范围是1-n。
想要用移位寄存器构成计数器，需要在电路中加入反馈，有两种方式：

• 扭环计数器（反馈）
• 环形计数器（反馈）

如图所示就是一个用D触发器构成的 模6扭环计数器。

尊的不想在画图了，上一个电路图画了快半个小时。

K位移位寄存器构成的扭环计数器，可以计**2K**个数，也就是模M=2K。
图中有3个D触发器，说明这个移位寄存器是3位，那么构成的扭环计数器的模就是2*3 = 6。
电路分析方法同上面的JK触发器，这里就不写了，直接看状态表：

上面的六种状态就可以表示为：

那么环形计数器就是有Q2输出端反馈到输入端中。但是需要通过强制端PRE或者CLR吧远射状态设置为Q0Q1Q2 = 100（不能出现000或者111）。

我也不知道为什么，PPT和书上上没有，网上也找不到，老师讲了也不懂，但是我觉得可能比较重要就放着了。

异步计数器

基本概念

异步计数器中各触发器的时钟不是来自同一个时钟脉冲源。状态变化时，有的触发器与时钟同步，有的则滞后一些时间。
异步计数器按串行方式工作。

简单的来说就是触发器的状态翻转不同步，举个例子上面同步计数器中，Q端的变化都是同步的，而在异步里面，触发器状态翻转不在同一时间。

从时钟有效沿开始到该级触发器翻转结束，有一个翻转时间**tp**
那么n级触发器组成的异步计数器总翻转时间为**n*t****p**

输入CLK的最大时钟频率为：

异步模10计数器

如图所示，是一个BCD码异步模10计数器。

会跳过1010~1111六个数进行计数。 在出现1010的刹那间，与非门输出的CLR会强制让计数器的状态变为0。

中规模集成计数器及应用

不考，不写了。

定时脉冲产生器

时钟脉冲源电路

基本概念

一个数字系统之所以有条不紊的工作，完全是受到定时脉冲的指挥。
定时脉冲，也称为节拍脉冲，按固定时间顺序再现的脉冲序列。
通常使用IC芯片555：

这张图看着十分的抽象，但是书上的解释写的更抽象。概括一下，重点需要关注的是这里的R1、R2和C1。通过对电容C1的不断充电和放电来达到脉冲的效果。

这里再浅浅解释一下Vcc，这个是电源电压的意思。 当电容C1从Vcc/3充电到2Vcc/3的时候，脉冲呈现上升沿，输出电平从0变为1 当电容C1从2Vcc/3放电到Vcc/3的时候，脉冲呈现下降沿，输出电平从0变为1

振荡频率和占空系数

脉冲的振荡频率和R1、R2和C1的数值有关：

个人对这个振荡频率理解，就是脉冲一个完整的on-off周期的倒数。

所谓占空系数，就是在一个输出方波的周期里面，输出高电平时间的占比。
假设T为输出方波的周期，tH为输出方波T内输出高电平的时间，tL为输出方波T内输出低电平的时间，那么有：

如果你也看不懂，那就太棒辣，至少不是我一个人。（这破书什么都不讲，耶稣来了都学不会）

那么占空系数就是：

记住这两个公式。
看个例题，一看就会嗷：

节拍脉冲产生器

这一节书上都没有例题，一看就不重要，不写了。

数字钟

同理，不写了。

同步时序逻辑分析

同步时序逻辑电路的描述工具

一般情况下同步时序逻辑电路有两部分组成：

• 组合逻辑电路
• 记忆电路

其中：

• X ：外部输入信号
• Q：触发器的输出信号，被称为状态变量
• Z：对外输出信号
• Y：触发器的激励信号

  一般情况下同一时刻Q和Y是相等的。

他们的关系如下：

描述同步时序逻辑的方式有三：
1.状态表：

2.状态图

建议画成圆形，这里实在不太好画所以画的方形。

3.时序图

同步时序逻辑电路分析的一般方法

同JK触发器构建计数器的讲解。

同步时序逻辑设计

同步时序逻辑设计方法和步骤

建立原始状态表的方法

状态编码