:::danger 【知识点】

  1. 父类模块对子类模块的例化和调用；
  2. 子类模块中引脚到父类模块中信号的例化和映射； ::: image.png

    1.9.1 设计代码实现

    ``verilogtimescale 1ns/1ns

module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c,

output [7:0]d );

wire [7:0] tmp1; child_mod U0( .clk (clk), .rst_n (rst_n), .a (a), .b (b), .c (tmp1) );

wire [7:0] tmp2; child_mod U1( .clk (clk), .rst_n (rst_n), .a (a), .b (c), .c (tmp2) );

child_mod U3( .clk (clk), .rst_n (rst_n), .a (tmp1), .b (tmp2), .c (d) );

endmodule

module child_mod( input clk, input rst_n, input [7:0]a, input [7:0]b,

output [7:0]c );

reg [7:0] c_reg; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin c_reg <= 8’b0; end else begin if(a < b) begin c_reg <= a; end else begin c_reg <= b; end end end assign c = c_reg;

endmodule

  1. :::info
  2. 【注】
  4. 1. 父类模块中例化子类模块的方法：
  6. 模块名称child_mod 例化后的新名称U0(<br />.clk原模块引脚名 （现在传入引脚的名字） 以此完成映射关系<br />);
  8. 2. 映射的时候，原模块的引脚名和在现模块中的变量必须是同一类型。都是wire类型才能够完成映射。
  9. :::
  10. <a name="AfdGq"></a>
  11. # 1.9.2 Testbench验证
  12. ```verilog
  13. `timescale 1ns/1ns
  15. module tb;
  16.   bit clk;
  17.   bit rst_n;
  18.   reg  [7:0] a;
  19.   reg  [7:0] b;
  20.   reg  [7:0] c;
  21.   reg  [7:0] d;
  23.   main_mod U0(
  24.     .clk   (clk),
  25.     .rst_n (rst_n),
  26.     .a     (a),
  27.     .b     (b),
  28.     .c     (c),
  29.     .d     (d)
  30.   );
  32.   initial begin : gen_clk;
  33.     forever #5 clk <= !clk;
  34.   end
  36.   initial begin
  37.     clk   = 0;
  38.     rst_n = 0;
  39.     d     = 8'b0;
  41.     #20;
  42.     rst_n = 1;
  43.     a = 8'b1000_0000;
  44.     b = 8'b0100_0000;
  45.     c = 8'b0010_0000;
  47.     #20;
  48.     a = 8'b0010_0110;
  49.     b = 8'b0100_0000;
  50.     c = 8'b1100_0000;
  52.     #20;
  53.     a = 8'b0100_0000;
  54.     b = 8'b0010_1111;
  55.     c = 8'b1000_0000;
  57.     #10;
  58.     $finish();
  59.   end
  60. endmodule

:::info tb验证过程中遇到的问题：

  • 波形采样不到输出信号，debug发现是rst信号拉低以后没有拉高；
  • initial过程块中需要给定输出、时钟信号、复位信号的初始状态。 ::: image.png