image.png

一、前置知识

数码管是将若干发光二极管按一定图形排列并封装在一起的一种数码显示器件。比较常见的是八段数码管，即内部为8个二极管按共阳极或共阴极的方式排列制作的。
另外，生产商为了统一封装，会将8段数码管引出10个引脚，其中有两个引脚是公共脚 com。
image.png
静态显示是指将多个数码管的段选相连，位选也相同。这样多个数码管就可以同时显示相同的内容。
动态显示是指利用视觉暂留，在短时间内控制数码管位选，让多个数码管显示不同的内容。

二、原理图分析

为了增加 FPGA 输出信号的驱动能力，开发板使用 PNP 型三极管驱动数码管的位选段，所以给三极管基
极提供低电平时，三极管导通，位选信号为高电平。另外，开发板的数码管是共阳极数码管。
image.png
实例化两个模块，一个是用于计时0.5秒的定时器（time_count），每到0.5秒产生一个flag脉冲信号。另一个模块（seg_show_static）用来控制数码管显示的具体数值。
image.png
image.png

三、代码编写

3.1 计时模块

期望效果：每隔0.5秒产生一个脉冲信号。
Modelsim仿真效果（每隔20个clk产生一次flag脉冲）：
image.png

  1. // ----------------------------------
  2. // 计时模块：每隔0.5秒产生一个flag脉冲信号
  3. // ----------------------------------
  4. module test(
  5.     input  clk,
  6.     input  rst_n,
  7.     output reg flag
  8. );
  10. //parameter TIME = 25_000_000;
  11. parameter TIME = 20;
  13. reg [4:0] counter;
  15. // 每隔0.5秒产生一个flag脉冲信号
  16. always @(posedge clk or negedge rst_n) begin
  17.     if(!rst_n) begin
  18.         flag <= 1'b0;
  19.         counter <= 5'd0;
  20.     end
  21.     else begin
  22.         if(counter >= TIME) begin
  23.             flag <= 1'b1;
  24.             counter <= 5'd0;
  25.         end
  26.         else begin
  27.             flag <= 1'b0;
  28.             counter <= counter + 1'b1;
  29.         end
  30.     end
  31. end
  33. endmodule
  1. `timescale 1 ns/ 1 ns
  2. module test_vt();
  3. // test vector input registers
  4. reg clk;
  5. reg rst_n;
  6. // wires
  7. wire flag;
  9. // assign statements (if any)
  10. test i1 (
  11. // port map - connection between master ports and signals/registers
  12.     .clk(clk),
  13.     .flag(flag),
  14.     .rst_n(rst_n)
  15. );
  16. initial begin
  17.     clk = 1'b0;
  18.     rst_n = 1'b0;
  19.     #10 rst_n = 1'b1;
  20.     #1000 $stop;
  21. end
  23. always #10 clk = ~clk;
  25. endmodule

3.2 数码管静态显示模块

  1. // -------------------------
  2. // 控制数码管段选位选的模块
  3. // -------------------------
  4. module seg_show_static(
  5.     input  clk,
  6.     input  rst_n,
  7.     input  add_flag,
  8.     output reg [5:0] sel,
  9.     output reg [6:0] seg_led
  10. );
  12. reg [3:0] num; // 0-F
  14. // 控制位选
  15. always @(posedge clk or negedge rst_n) begin
  16.     if(!rst_n)
  17.         sel <= 6'b11_1111;  // 位选禁用
  18.     else
  19.         sel <= 6'b00_0000;  // 位选全部选中
  20. end
  22. // 控制数码管显示的数据:每来一个flga脉冲就为num加一
  23. always @(posedge clk or negedge rst_n) begin
  24.     if(!rst_n) begin
  25.         num <= 4'd0;
  26.     end
  27.     else begin
  28.         if(add_flag)
  29.             if(num > 4'hf)
  30.                 num <= 4'd0;
  31.             else
  32.                 num <= num + 1'b1;
  33.         else
  34.             num <= num;
  35.     end
  36. end
  38. // 控制数码管段选
  39. always @(posedge clk or negedge rst_n) begin
  40.     if(!rst_n)
  41.         seg_led <= 7'b1111111;
  42.     else begin
  43.         case (num)
  44.             5'h0: seg_led <= 7'b1_000_000;
  45.             5'h1: seg_led <= 7'b1_111_001;
  46.             5'h2: seg_led <= 7'b0_100_100;
  47.             5'h3: seg_led <= 7'b0_110_000;
  48.             5'h4: seg_led <= 7'b0_011_001;
  49.             5'h5: seg_led <= 7'b0_010_010;
  50.             5'h6: seg_led <= 7'b0_000_010;
  51.             5'h7: seg_led <= 7'b1_111_000;
  52.             5'h8: seg_led <= 7'b0_000_000;
  53.             5'h9: seg_led <= 7'b0_010_000;
  54.             5'hA: seg_led <= 7'b0_001_000;
  55.             5'hB: seg_led <= 7'b0_000_011;
  56.             5'hC: seg_led <= 7'b0_100_111;
  57.             5'hD: seg_led <= 7'b0_100_001;
  58.             5'hE: seg_led <= 7'b0_000_110;
  59.             5'hF: seg_led <= 7'b0_001_110;
  60.             default: seg_led <= 7'b1111111;
  61.         endcase
  62.     end
  63. end
  65. endmodule

四、代码仿真

计时器模块的代码已经仿真过了，下面将顶层模块seg_led_static编写完成，并编写相应的激励文件。

  1. //---------------------- Copyright (c) ----------------------
  2. //                Copyright(C) ZHJ0125 2022
  3. //                   All rights reserved
  4. //-----------------------------------------------------------
  5. //     File Name : seg_led_static.v
  6. //  Created Date : 2022-04-21 13:32
  7. // Modified Date : 2022-04-25 12:40
  8. //    Created By : ZHJ0125
  9. //  Last Version : V0.1
  10. //  Descriptions : 数码管静态显示
  11. //                 开发板上电后数码管显示0~F，以此循环。
  12. //-----------------------------------------------------------
  13. module seg_led_static(
  14.     input clk,
  15.     input rst_n,
  16.     output [5:0] sel,
  17.     output [6:0] seg_led
  18. );
  20. wire add_flag;
  22. time_count u_time_count(
  23.     .clk(clk),
  24.     .rst_n(rst_n),
  25.     .flag(add_flag)
  26. );
  28. seg_show_static u_seg_show_static(
  29.     .clk(clk),
  30.     .rst_n(rst_n),
  31.     .add_flag(add_flag),
  32.     .sel(sel),
  33.     .seg_led(seg_led)
  34. );
  36. endmodule
  38. // ----------------------------------
  39. // 计时模块：每隔0.5秒产生一个flag脉冲信号
  40. // ----------------------------------
  41. module time_count(
  42.     input  clk,
  43.     input  rst_n,
  44.     output reg flag
  45. );
  47. //parameter TIME = 25_000_000;   // 0.5s
  48. parameter TIME = 10;    // 仿真时使用
  50. reg [24:0] counter;
  52. // 每隔0.5秒产生一个flag脉冲信号
  53. always @(posedge clk or negedge rst_n) begin
  54.     if(!rst_n) begin
  55.         flag <= 1'b0;
  56.         counter <= 25'd0;
  57.     end
  58.     else begin
  59.         if(counter >= TIME) begin
  60.             flag <= 1'b1;
  61.             counter <= 25'd0;
  62.         end
  63.         else begin
  64.             flag <= 1'b0;
  65.             counter <= counter + 1'b1;
  66.         end
  67.     end
  68. end
  70. endmodule
  72. // -------------------------
  73. // 控制数码管段选位选的模块
  74. // -------------------------
  75. module seg_show_static(
  76.     input  clk,
  77.     input  rst_n,
  78.     input  add_flag,
  79.     output reg [5:0] sel,
  80.     output reg [6:0] seg_led
  81. );
  83. reg [3:0] num; // 0-F
  85. // 控制位选
  86. always @(posedge clk or negedge rst_n) begin
  87.     if(!rst_n)
  88.         sel <= 6'b11_1111;  // 位选禁用
  89.     else
  90.         sel <= 6'b00_0000;  // 位选全部选中
  91. end
  93. // 控制数码管显示的数据:每来一个flga脉冲就为num加一
  94. always @(posedge clk or negedge rst_n) begin
  95.     if(!rst_n) begin
  96.         num <= 4'd0;
  97.     end
  98.     else begin
  99.         if(add_flag)
  100.             if(num > 4'hf)
  101.                 num <= 4'd0;
  102.             else
  103.                 num <= num + 1'b1;
  104.         else
  105.             num <= num;
  106.     end
  107. end
  109. // 控制数码管段选
  110. always @(posedge clk or negedge rst_n) begin
  111.     if(!rst_n)
  112.         seg_led <= 7'b1111111;
  113.     else begin
  114.         case (num)
  115.             5'h0: seg_led <= 7'b1_000_000;
  116.             5'h1: seg_led <= 7'b1_111_001;
  117.             5'h2: seg_led <= 7'b0_100_100;
  118.             5'h3: seg_led <= 7'b0_110_000;
  119.             5'h4: seg_led <= 7'b0_011_001;
  120.             5'h5: seg_led <= 7'b0_010_010;
  121.             5'h6: seg_led <= 7'b0_000_010;
  122.             5'h7: seg_led <= 7'b1_111_000;
  123.             5'h8: seg_led <= 7'b0_000_000;
  124.             5'h9: seg_led <= 7'b0_010_000;
  125.             5'hA: seg_led <= 7'b0_001_000;
  126.             5'hB: seg_led <= 7'b0_000_011;
  127.             5'hC: seg_led <= 7'b0_100_111;
  128.             5'hD: seg_led <= 7'b0_100_001;
  129.             5'hE: seg_led <= 7'b0_000_110;
  130.             5'hF: seg_led <= 7'b0_001_110;
  131.             default: seg_led <= 7'b1111111;
  132.         endcase
  133.     end
  134. end
  136. endmodule

激励文件也很好写，如下：

  1. // *****************************************************************************
  2. // This file contains a Verilog test bench template that is freely editable to  
  3. // suit user's needs .Comments are provided in each section to help the user    
  4. // fill out necessary details.                                                  
  5. // *****************************************************************************
  6. // Generated on "04/25/2022 09:27:52"
  8. // Verilog Test Bench template for design : seg_led_static
  9. // 
  10. // Simulation tool : ModelSim-Altera (Verilog)
  11. // 
  13. `timescale 1 ns/ 1 ns
  14. module seg_led_static_vt();
  15. // constants
  16. // general purpose registers
  17. // reg eachvec;
  18. // test vector input registers
  19. reg clk;
  20. reg rst_n;
  21. // wires
  22. wire [6:0]  seg_led;
  23. wire [5:0]  sel;
  25. parameter T = 20;
  27. // assign statements (if any)                          
  28. seg_led_static i1 (
  29. // port map - connection between master ports and signals/registers   
  30.     .clk(clk),
  31.     .rst_n(rst_n),
  32.     .seg_led(seg_led),
  33.     .sel(sel)
  34. );
  35. initial begin
  36.     clk = 1'b0;
  37.     rst_n = 1'b0;
  38.     #(5*T)
  39.     rst_n = 1'b1;
  40.     #(200*T) $stop;
  41. end
  43. always begin
  44.     #(T/2) clk = ~clk;
  45. end
  47. endmodule

激励实现的功能是：

  1. 初始化时钟和复位信号
  2. 5个周期后复位拉高，开始执行程序
  3. 每个周期让时钟信号clk以50%占空比产生脉冲信号
  4. 200个周期后停止仿真过程

仿真得到的时序图如下：
image.png
image.png
在仿真波形图中可以看到：

  1. 数码管段选seg_led在16个状态之间切换 (显示0~F)
  2. 数码管位选sel在复位拉高后，状态变为000000，表示选中全部6个数码管。

    五、程序烧录

    配置引脚的TCL脚本： ```verilog

package require ::quartus::project

system clock:50Mhz

set_location_assignment PIN_M2 -to sys_clk

system reset

set_location_assignment PIN_M1 -to sys_rst_n

digit display

set_location_assignment PIN_N16 -to sel[0] set_location_assignment PIN_N15 -to sel[1] set_location_assignment PIN_P16 -to sel[2] set_location_assignment PIN_P15 -to sel[3] set_location_assignment PIN_R16 -to sel[4] set_location_assignment PIN_T15 -to sel[5]

set_location_assignment PIN_M11 -to seg_led[0] set_location_assignment PIN_N12 -to seg_led[1] set_location_assignment PIN_C9 -to seg_led[2] set_location_assignment PIN_N13 -to seg_led[3] set_location_assignment PIN_M10 -to seg_led[4] set_location_assignment PIN_N11 -to seg_led[5] set_location_assignment PIN_P11 -to seg_led[6]

set_location_assignment PIN_D9 -to seg_led[7]

``` 烧录后的效果： 06_seg_led_static_error.mp4 (4.72MB)没想到居然会出问题，仿真的效果符合预期，到了板子上居然不能正常运行。
检查一下引脚配置，系统时钟和系统复位引脚没有被正确配置。因为TCL脚本里的引脚名称跟我代码里的引脚名称不一致。
image.png
修改TCL脚本，重新运行，引脚配置正常了。。
image.png
重新编译烧录，发现只显示数字8： 06_seg_led_static_error_2.mp4 (4.9MB)再检查一下代码，是因为为了方便仿真，把产生flag脉冲的计时时间改成10了，这样的话变化间隔时间太短。重新改正后再次烧录。
image.png 06_seg_led_static.mp4 (9.2MB)