一、前置知识

串行通信分为两种方式：同步串行通信和异步串行通信。同步串行通信需要通信双方在同一时钟的控制下同步传输数据；异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。
UART 是一种采用异步串行通信方式的通用异步收发传输器(Universal Asynchronous Receiver Transmitter)，它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。
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协议层数据格式：
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物理层接口标准：
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使用DB9接口标准。
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实验11：UART（uart_loopback） - 图6
USB接口类型：
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二、原理分析

数据环回实验：
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约定通信规则：数据位为 8 位，停止位为 1 位，无校验位，波特率为 115200bps
需要分别编写三个模块：数据接收模块、数据发送模块、环回控制模块。
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串口接收：
无标题.png

  • sys_clk：系统时钟。
  • clk_cnt：系统时钟计数器，记录434个时钟（50_000_000/115200），表示在115200波特率下传输一位数据所需要的时间。
  • rx_cnt：每当clk_cnt计数到434，表示传输一位数据，rx_cnt加一。
  • uart_rxd：PC端上位机传输到FPGA的串行数据，FPGA接收。
  • start_flag：串口接收开始标志位，判断接收到的数据是否为起始标志。采用两时钟延迟采集uart_rxd下降沿，uart_rxd传输开始后产生一个上升沿。
  • rx_flag：串口接收标志位，拉高表示正在进行串口接收。以start_flag开始，以rx_cnt==9为止，即接收到的第9位停止位不需要，接收到第8位有效位就完成一轮数据接收。
  • uart_done：串口数据接收完成标志。
  • uart_data：串口接收到的数据，传给数据环回模块处理。

    三、代码编写

    3.1 数据接收模块

    ```verilog module uart_recv( input sys_clk, input sys_rst_n, input uart_rxd, output reg [7:0] uart_data, output reg uart_done );

// 判断uart_rxd起始位的下降沿 wire start_flag; reg uart_rxd_d0; // 当前状态 reg uart_rxd_d1; // 上一个状态 reg rx_flag; reg [3:0] rx_cnt; reg [8:0] clk_cnt; reg [7:0] rx_data;

parameter SYS_FREQ = 50_000_000; parameter UART_BPS = 115200; localparam UART_CNT = SYS_FREQ/UART_BPS;

assign start_flag = ~uart_rxd_d0 & uart_rxd_d1;

// 判断uart_rxd起始位的下降沿 always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin uart_rxd_d0 <= 1’b0; uart_rxd_d1 <= 1’b0; end else begin uart_rxd_d0 <= uart_rxd; uart_rxd_d1 <= uart_rxd_d0; end end

// 处理接收标志位rx_flag always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) rx_flag <= 1’b0; else if(start_flag==1’b1) rx_flag <= 1’b1; else if(rx_cnt==4’d9) rx_flag <= 1’b0; else rx_flag <= rx_flag; end

// 处理时钟计数器clk_cnt always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) clk_cnt <= 9’d0; else if(rx_flag) begin if(clk_cnt < UART_CNT-1) clk_cnt <= clk_cnt + 1’b1; else clk_cnt <= 9’d0; end else clk_cnt <= 9’d0; end

// 处理接收数据寄存器rx_cnt always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) rx_cnt <= 4’d0; else if(rx_flag) begin if(clk_cnt == UART_CNT-1) rx_cnt <= rx_cnt + 1’b1; else rx_cnt <= rx_cnt; end else rx_cnt <= 4’d0; end

// 处理数据寄存器rx_data always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) rx_data <= 8’d0; else if(rx_flag) begin if(clk_cnt == UART_CNT/2) begin case (rx_cnt) 4’h1: rx_data[0] <= uart_rxd_d1; 4’h2: rx_data[1] <= uart_rxd_d1; 4’h3: rx_data[2] <= uart_rxd_d1; 4’h4: rx_data[3] <= uart_rxd_d1; 4’h5: rx_data[4] <= uart_rxd_d1; 4’h6: rx_data[5] <= uart_rxd_d1; 4’h7: rx_data[6] <= uart_rxd_d1; 4’h8: rx_data[7] <= uart_rxd_d1; default: ; endcase end else rx_data <= rx_data; end else rx_data <= 8’d0; end

// 处理输出的数据uart_data和标志位uart_done always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin uart_data <= 8’d0; uart_done <= 1’b0; end else if(rx_cnt == 4’d9) begin uart_data <= rx_data; uart_done <= 1’b1; end else begin uart_data <= 8’d0; uart_done <= 1’b0; end end

endmodule

  2. <a name="Zrt4V"></a>
  3. ### 3.2 数据发送模块
  4. ```verilog
  5. module uart_send(
  6.     input             sys_clk,
  7.     input             sys_rst_n,
  8.     input             uart_en,
  9.     input   [7:0]     uart_din,
  10.     output  reg       uart_txd,
  11.     output            uart_tx_busy
  12. );
  14. wire  en_flag;
  15. reg   uart_en_d0;
  16. reg   uart_en_d1;
  17. reg   tx_flag;
  18. reg   [7:0] tx_data;
  19. reg   [3:0] tx_cnt;
  20. reg   [8:0] clk_cnt;
  22. parameter SYS_FREQ = 50_000_000;
  23. parameter UART_BPS = 115200;
  24. localparam UART_CNT = SYS_FREQ/UART_BPS;
  26. assign uart_tx_busy = tx_flag;
  27. assign en_flag = uart_en_d0 & ~uart_en_d1;      // 抓取uart_en上升沿
  29. // 判断uart_rxd起始位的下降沿
  30. always @(posedge sys_clk or negedge sys_rst_n) begin
  31.     if(!sys_rst_n) begin
  32.         uart_en_d0 <= 1'b0;
  33.         uart_en_d1 <= 1'b0;
  34.     end
  35.     else begin
  36.         uart_en_d0 <= uart_en;
  37.         uart_en_d1 <= uart_en_d0;
  38.     end
  39. end
  41. // 处理发送标志位tx_flag和发送数据寄存器tx_data
  42. always @(posedge sys_clk or negedge sys_rst_n) begin
  43.     if(!sys_rst_n) begin
  44.         tx_flag <= 1'b0;
  45.         tx_data <= 8'd0;
  46.     end
  47.     else if (en_flag) begin
  48.         tx_flag <= 1'b1;
  49.         tx_data <= tx_data;
  50.     end
  51.     else if ((tx_cnt==4'd9) && (clk_cnt==UART_CNT-UART_CNT/16)) begin
  52.         tx_flag <= 1'b0;
  53.         tx_data <= 8'd0;
  54.     end
  55.     else begin
  56.         tx_flag <= tx_flag;
  57.         tx_data <= tx_data;
  58.     end
  59. end
  61. // 处理时钟计数器clk_cnt
  62. always @(posedge sys_clk or negedge sys_rst_n) begin
  63.     if(!sys_rst_n)
  64.         clk_cnt <= 9'd0;
  65.     else if(tx_flag) begin
  66.         if(clk_cnt < UART_CNT-1)
  67.             clk_cnt <= clk_cnt + 1'b1;
  68.         else
  69.             clk_cnt <= 9'd0;
  70.     end
  71.     else
  72.         clk_cnt <= 9'd0;
  73. end
  75. // 处理发送数据寄存器tx_cnt
  76. always @(posedge sys_clk or negedge sys_rst_n) begin
  77.     if(!sys_rst_n)
  78.         tx_cnt <= 4'd0;
  79.     else if(tx_flag) begin
  80.         if(clk_cnt == UART_CNT-1)
  81.             tx_cnt <= tx_cnt + 1'b1;
  82.         else
  83.             tx_cnt <= tx_cnt;
  84.     end
  85.     else
  86.         tx_cnt <= 4'd0;
  87. end
  89. // 数据并转串
  90. always @(posedge sys_clk or negedge sys_rst_n) begin
  91.     if(!sys_rst_n)
  92.         uart_txd <= 1'b1;   // 低电平数据开始传输
  93.     else if(tx_flag) begin
  94.         case(tx_cnt)
  95.             4'd0: uart_txd <= 1'b0;
  96.             4'd1: uart_txd <= tx_data[0];
  97.             4'd2: uart_txd <= tx_data[1];
  98.             4'd3: uart_txd <= tx_data[2];
  99.             4'd4: uart_txd <= tx_data[3];
  100.             4'd5: uart_txd <= tx_data[4];
  101.             4'd6: uart_txd <= tx_data[5];
  102.             4'd7: uart_txd <= tx_data[6];
  103.             4'd8: uart_txd <= tx_data[7];
  104.             4'd9: uart_txd <= 1'b1;
  105.             default:;
  106.         endcase
  107.     end
  108.     else
  109.         uart_txd <= 1'b1;
  110. end
  112. endmodule

3.3 数据环回模块

  1. module uart_loop(
  2.     input             sys_clk,
  3.     input             sys_rst_n,
  4.     input             recv_done,
  5.     input       [7:0] recv_data,
  6.     input             send_busy,
  7.     output reg        send_en,
  8.     output reg  [7:0] send_data
  9. );
  11. wire recv_done_flag;
  12. reg recv_done_d0;
  13. reg recv_done_d1;
  14. reg send_ready;
  16. assign recv_done_flag = recv_done_d0 & ~recv_done_d1;      // 抓取 recv_done 上升沿
  18. always @(posedge sys_clk or negedge sys_rst_n) begin
  19.     if(!sys_rst_n) begin
  20.         recv_done_d0 <= 1'b0;
  21.         recv_done_d1 <= 1'b0;
  22.     end
  23.     else begin
  24.         recv_done_d0 <= recv_done;
  25.         recv_done_d1 <= recv_done_d0;
  26.     end
  27. end
  29. always @(posedge sys_clk or negedge sys_rst_n) begin
  30.     if(!sys_rst_n) begin
  31.         send_en <= 1'b0;
  32.         send_data <= 8'd0;
  33.         send_ready <= 1'b0;
  34.     end
  35.     else begin
  36.         if(recv_done_flag) begin
  37.             send_en <= 1'b0;
  38.             send_data <= recv_data;
  39.             send_ready <= 1'b1;
  40.         end
  41.         else if(send_ready && ~send_busy) begin
  42.             send_en <= 1'b1;
  43.             send_ready <= 1'b0;
  44.         end
  45.     end
  46. end
  48. endmodule

3.4 顶层模块

  1. module uart_loopback_top(
  2.     input             sys_clk,
  3.     input             sys_rst_n,
  4.     input             uart_rxd,
  5.     output            uart_txd
  6. );
  8. wire [7:0] uart_recv_data;
  9. wire [7:0] uart_send_data;
  10. wire       uart_done;
  11. wire       uart_en;
  12. wire       uart_tx_busy;
  14. uart_recv u_uart_recv(
  15.     .sys_clk        (sys_clk       ),
  16.     .sys_rst_n      (sys_rst_n     ),
  17.     .uart_rxd       (uart_rxd      ),
  18.     .uart_data      (uart_recv_data),
  19.     .uart_done      (uart_done     )
  20. );
  22. uart_send u_uart_send(
  23.     .sys_clk        (sys_clk       ),
  24.     .sys_rst_n      (sys_rst_n     ),
  25.     .uart_en        (uart_en       ),
  26.     .uart_din       (uart_send_data),
  27.     .uart_txd       (uart_txd      ),
  28.     .uart_tx_busy   (uart_tx_busy  )
  29. );
  31. uart_loop u_uart_loop(
  32.     .sys_clk        (sys_clk       ),
  33.     .sys_rst_n      (sys_rst_n     ),
  34.     .recv_done      (uart_done     ),
  35.     .recv_data      (uart_recv_data),
  36.     .send_busy      (uart_tx_busy  ),
  37.     .send_en        (uart_en       ),
  38.     .send_data      (uart_send_data)
  39. );
  41. endmodule

3.5 引脚

  2. package require ::quartus::project
  4. #system clock:50Mhz
  5. set_location_assignment PIN_M2 -to sys_clk
  7. #system reset
  8. set_location_assignment PIN_M1 -to sys_rst_n
  10. #USB UART
  11. set_location_assignment PIN_N5  -to uart_rxd
  12. set_location_assignment PIN_M7  -to uart_txd
  14. #RS232 UART
  15. #set_location_assignment PIN_B8 -to uart_rxd
  16. #set_location_assignment PIN_C3 -to uart_txd
  18. #RS485
  19. #set_location_assignment PIN_B8 -to rs485_uart_rxd
  20. #set_location_assignment PIN_C3 -to rs485_uart_txd

四、测试

能接收到数据，但接收到的数据都是空字符。。
image.png 2022-05-07 09-12-13.mp4 (16.06MB)检查一下代码，在数据发送模块里，没有将环回模块传过来的数据进行处理，一直在获取空数据0，所以会在串口调试助手显示空白符（commit:aeee75b）：
image.png
修改如下：

  1. // 处理发送标志位tx_flag和发送数据寄存器tx_data
  2. always @(posedge sys_clk or negedge sys_rst_n) begin
  3.     if(!sys_rst_n) begin
  4.         tx_flag <= 1'b0;
  5.         tx_data <= 8'd0;
  6.     end
  7.     else if (en_flag) begin
  8.         tx_flag <= 1'b1;
  9.         tx_data <= uart_din;    // 准备发送数据，寄存器存储待发送的数据
  10.     end
  11.     else if ((tx_cnt==4'd9) && (clk_cnt==UART_CNT-UART_CNT/16)) begin
  12.         tx_flag <= 1'b0;
  13.         tx_data <= 8'd0;
  14.     end
  15.     else begin
  16.         tx_flag <= tx_flag;
  17.         tx_data <= tx_data;
  18.     end
  19. end

重新编译烧录： 2022-05-07 09-34-36.mp4 (19.25MB)