1.引脚功能
    ADC0809芯片有28条引脚，采用双列直插式封装，如图13．23所示。下面说明各引脚功能。
    IN0～IN7：8路模拟量输入端。
    2-1～2-8：8位数字量输出端。
    ADDA、ADDB、ADDC：3位地址输入线，用于选通8路模拟输入中的一路
    ALE：地址锁存允许信号，输入，高电平有效。
    START： A／D转换启动信号，输入，高电平有效。
    EOC： A／D转换结束信号，输出，当A／D转换结束时，此端输出一个高电平（转换期间一直为低平）。
    OE：数据输出允许信号，输入，高电平有效。当A／D转换结束时，此端输入一个高电平，才能打开输 出三态门，输出数字量。
    CLK：时钟脉冲输入端。要求时钟频率不高于640KHZ。
    REF（+）、REF（-）：基准电压。
    Vcc：电源，单一＋5V。
    GND：地。
    image.png
    2.工作过程
    1.ALE=0, START = 0;3位地址加一
    2．输入3位地址，并使ALE=1，将地址存入地址锁存器中，经地址译码器译码从8路模拟通道中选通一路模拟量送到比较器。
    　　3．送START一高脉冲，START的上升沿使逐次逼近寄存器复位，下降沿启动A/D转换，并使EOC信号为低电平。
    　　4．当转换结束时，转换的结果送入到输出三态锁存器，并使EOC信号回到高电平，通知CPU已转换结束。
    　　5．当CPU执行一读数据指令，使OE为高电平，则从输出端D0~D1读出数据。
    image.png
    3.编写verilog .v文件

    1. /******************************************************************************** 
    2. 名称 :verilog_second.v
    3. 功能:仿真ADC0809 循环采集8个通道
    4. 输入：clk500K,rst_n,EOC,[7:0] DATA, 
    5. 输出：START,OE, ALE,[2:0] ADDABC,[7:0] DATA_R    
    6. 作者:王世阳
    7. 创建日期:2021.04.11
    8. 修改日期1：
    9. 修改内容1：
    10. *********************************************************************************/
    12. module verilog_second
    13. (
    14.     input clk500K,         // 时钟信号   （需要实物操作需要加锁相环分频）
    15.     input rst_n,             // 复位信号
    16.     input EOC,                 //A／D转换结束信号，输出，当A／D转换结束时，此端输出一个高电平（转换期间一直为低平）。
    17.     input [7:0] DATA,     //8路adc转换好的数据的输入端。
    20.     output reg START,             //A／D转换启动信号，输入，高电平有效。
    21.     output reg OE,                 //数据输出允许信号，输入，高电平有效。当A／D转换结束时，此端输入一个高电平，才能打开输出三态门，输出数字量。
    22.     output reg ALE,                 //地址锁存允许信号，输入，高电平有效。
    23.     output reg [2:0] ADDABC,     //3位地址输入线，用于选通8路模拟输入中的一路
    24.     output reg [7:0] DATA_R        //8位数字量所存输出端。
    26. ); 
    27. reg [2:0] ABC = 3'b000;
    29. //--内部端口声明 
    30. reg[4:0] CS,NS;
    32. parameter IDLE=5'b00001,START_H=5'b00010,START_L=5'b00100,CHECK_END=5'b01000,GET_DATA=5'b10000; //五个状态
    34. //--逻辑功能实现 
    35. always @(posedge clk500K) 
    36. case(CS) 
    37. IDLE: 
    38.     NS=START_H; 
    39. START_H: 
    40.     NS=START_L; 
    41. START_L: 
    42.     NS=CHECK_END; 
    43. CHECK_END: 
    44.     if(EOC)                     //当EOC信号回到高电平，通知CPU已转换结束。
    45.         NS=GET_DATA;     
    46.     else 
    47.         NS=CHECK_END; 
    48. GET_DATA: 
    49.     NS=IDLE; 
    50. default: 
    51.     NS=IDLE; 
    52. endcase
    53. always@(posedge EOC)
    54. begin
    55.     ABC <= ABC + 3'b001;
    56.     ADDABC <= ABC;
    57. end
    59. always @(posedge clk500K or negedge rst_n)    //如果复位电平来临回归起始状态
    60. begin
    61. if(!rst_n) 
    62.     begin
    63.         CS<=IDLE; 
    64.     end
    65. else 
    66.     CS<=NS;
    67. end
    69. always @(posedge clk500K) 
    70. case(NS) 
    71. IDLE: 
    72.     begin //ALE=0, START = 0;3位地址加一
    73.         OE<=0; 
    74.         START<=0; 
    75.         ALE<=0;
    76.     end 
    77. START_H: 
    78.     begin                         //输入3位地址，并使ALE=1，将地址存入地址锁存器中，经地址译码器译码从8路模拟通道中选通一路模拟量送到比较器送START一高脉冲，START的上升沿使逐次逼近寄存器复位，。
    79.         OE<=0; 
    80.         START<=1;                 // 产生启动信号 
    81.         ALE<=1; 
    82.     end 
    83. START_L: 
    84.     begin                         //START=下降沿启动A/D转换，并使EOC信号为低电平。
    85.         OE<=0; 
    86.         START<=0; 
    87.         ALE<=1;                    //启动信号脉宽要足够长 ,在启动的时候 ALE要一直有效 
    88.     end 
    89. CHECK_END: 
    90.     begin                         //当转换结束时，转换的结果送入到输出三态锁存器，并使EOC信号回到高电平，通知CPU已转换结束。
    91.         OE<=0; 
    92.         START<=0; 
    93.         ALE<=0; 
    94.     end 
    95. GET_DATA: 
    96.     begin                         //当CPU执行一读数据指令，使OE为高电平，则从输出端D0~D1读出数据。
    97.         OE<=1;                     // 高电平打开三态缓冲器输出转换数据 
    98.         DATA_R<=DATA;            //提取转换数据 
    99.         START<=0; 
    100.         ALE<=0; 
    101.     end 
    102. default: 
    103. begin 
    104.     OE<=0; 
    105.     START<=0; 
    106.     ALE<=0; 
    107. end
    108. endcase 
    109. endmodule

    4.编写verilog .vt文件

    2. `timescale 1 ns/ 1 ps 
    3. module verilog_second_vlg_tst(); 
    4. // constants 
    5. // general purpose registers 
    6. reg eachvec; 
    7. // test vector input registers 
    8. reg clk500K; 
    9. reg rst_n; 
    10. reg EOC;
    11. reg [7:0] DATA;
    13. // wires 
    14. wire START;
    15. wire OE;
    16. wire ALE;
    17. wire [2:0] ADDABC;
    18. wire [7:0] DATA_R;
    20. integer i;
    21. // assign statements (if any) 
    22. verilog_second i1 ( 
    23. // port map - connection between master ports and signals/registers 
    24. .clk500K(clk500K), 
    25. .rst_n(rst_n), 
    26. .EOC(EOC),
    27. .DATA(DATA),
    28. .START(START),
    29. .OE(OE),
    30. .ALE(ALE),
    31. .ADDABC(ADDABC),
    32. .DATA_R(DATA_R)
    33. );
    34. initial 
    35. begin 
    36. // code that executes only once 
    37. // insert code here --> begin 
    38. //#0 CLK_50M =1'b0; //时钟初始化为 1 
    39. //#10000 rst_n =1'b0; //延时 10ns，低电平复位 
    40. #0 clk500K =1'b0; //时钟初始化为 1 
    41. #0 rst_n =1'b1;     
    42. #0 EOC =1'b1;         
    43. #0 DATA =1'b0; 
    44. #10 EOC =1'b0;
    45. #2 DATA = DATA + 10;
    46. #2 EOC =1'b1;
    47. for(i = 0;i<80;i = i+1)
    48. begin
    49. #10 EOC =1'b0;
    50. #2 DATA = DATA + 10;
    51. #20 EOC =1'b1;
    52. end
    53. #30 $stop; //延时停止仿真 
    54. // --> end 
    55. end 
    56. always #1
    57. // optional sensitivity list 
    58. // @(event1 or event2 or .... eventn) 
    59. begin 
    60. // code executes for every event on sensitivity list 
    61. // insert code here --> begin 
    62. clk500K=~clk500K; 
    63. // --> end 
    64. end 
    65. endmodule

    5.仿真效果图
    image.png