数字逻辑电路

门电路

TTL与非门

• 工作状态： | 输入 | | | | | | | —- | —- | —- | —- | —- | —- | | 至少一个低电平 | 深度饱和 | 截止 | 微饱和 | 导通 | 截止 | | 全高电平 | 倒置 | 饱和 | 导通 | 截止 | 深度饱和 |

一般以 的工作状态表示与非门的状态

• TTL门电路工作速度比MOS快，但是输出为低电平时 处于深度饱和状态，状态改变时存储电荷消散速度慢，从而影响工作速度
• 用带有肖特基势垒二极管的三极管代替 、、、，限制饱和深度，提高工作速度

相关概念

• 输出高电平 ：与非门空载时输出的高电平
• 输出低电平 ：与非门空载时输出的低电平
• 关门电平 ：保持与非门处于截止状态（）的输入低电平的最大值
• 开门电平 ：保持与非门处于开门状态（）的输入高电平的最小值
• 噪声容限 ：
  • 低电平噪声容限：
    保证输出高电平条件下，输入低电平上允许的最大干扰电压：%7D#card=math&code=V%7BNL%7D%20%3D%20V%7BOFF%7D%20-%20V_%7BOL%28max%29%7D&id=XC6sq)
  • 高电平噪声容限：
    保证输出低电平条件下，输入高电平上允许的最大干扰电压：%7D%20-%20V%7BON%7D#card=math&code=V%7BNH%7D%20%3D%20V%7BOH%28min%29%7D%20-%20V%7BON%7D&id=piFc8)

• 传输延迟时间 ：

输入特性

• 关门电阻与开门电阻：
  • 上升到时的电阻为，一般为
  • 上升到时的电阻为，一般为
  • 与非门接输入电阻小于则输入低电平；大于则输入高电平
  • 输入端悬空则输入高电平

• 低电平输入电流 ：

当时，电流为输入短路电流，常用代替。
注意：

• 大小和输入端并接个数无关
• 流出管，为负值
• 高电平输入电流 ：
  也称为输入灌电流
  注意：
  • 流进管的电流等于大小和与非门输入端并接个数的乘积
  • 流入管，为正值

输出特性

扇出系数

• 高电平扇出系数

• 低电平扇出系数

OC门

集电极开路的门电路

OC门相对于TTL门的优势：

1. TTL门并联后如果两个门输出电平不同，则会产生过大的电流，可能损坏门电路
2. TTL门有规定的电源电压（一般为+5V），输出高电平为固定值
3. 推拉式输出结构的电路负载能力小

计算并联OC门和负载之间的上拉电阻 ：

• 无论高低电平，OC门的输出电流方向均流进OC门
• 输出低电平时，按照一个OC门导通计算，只用考虑一个
• 对于负载输入电流要分情况讨论，详见《数字逻辑电路》P62.例2.3.2

三态门

• 使能端有效：与非门/非门/与门等，状态为高电平/低电平
• 使能端失效：状态为高阻态

CMOS

MOS管

• 衬底与源极或者系统最低电位：防止衬底与源极PN结导通

CMOS

• 非门：

• 与非门：只要A、B有低电平，、串联电阻，、并联电阻，则Y=1

• 或非门：只要A、B有高电平，、并联电阻，、串联电阻，则Y=0

• 在每个输入端和输出端各增加一个反相器（缓冲器），带有缓冲器的门电路其输出电阻、输出电平及电压传输特性不受输入端状态影响
• TG门：

OD门

• 漏极开路，用于输出缓冲/驱动器或者电平转换

注意事项

• 输入端禁止悬空，不用时应接地或通过几十千欧到几百千欧电阻接入
• CMOS管未接电源时禁止加输入信号，防止输入端保护二极管损坏

TTL与CMOS之间的连接

TTL驱动4000系列和74HC系列CMOS

核心在于提高TTL输出高电平

• 加上拉电阻，增大TTL输出高电平
• 加OC门，防止过高，超过TTL输出端最大承受电压
• 加电平偏移电路

4000系列CMOS驱动74系列TTL

核心在于TTL的低电平输入电流过大，需要提高CMOS门电路输出低电平时的负载能力

• 加CMOS驱动器
• 加电流放大器

各类门电路对比

• 就目前所学来说，仅OC门、OD门、三态门、门电路可以直接并联使用

解题总结

1. TTL的输入端如果接地，串联输入电阻小于则输入低电平；大于则输入高电平
2. TTL的输入端如果接低电平，等效于1
3. CMOS输入电阻很大，所以输入电流小，输入电阻不会造成影响，故接入什么电平就是什么电平
4. 对于TTL或非门，输入端并联，无论输入是高电平还是低电平，输入电流均与输入端成正比；而TTL与非门只有当输入高电平时才与输入端成正比

组合逻辑电路

常见集成芯片

• 3-8译码器74LS138：译码状态下对应端输出0，禁止译码状态下输出全为1
  以为例的逻辑式。当时，使能端有效。
  
  利用译码器进行电路设计时，构造这样的与非式，然后用对应端口替代
• 二—十进制译码器74LS42：将4位BCD码译成10个输出信号，对应端输出0，超出1001的码输出全为1
• 8-3优先编码器74LS148：
  • 多输入时优先编译高位（编译0信号，输出反码），如则
  • 低电平有效使能端
  • 输出低电平表示“正常工作，但无编码输入”
  • 输出低电平表示“正常工作，有编码输入”
    

• 10-4BCD优先编码器74LS147：十个输入信号编译成BCD信号（编译0信号，输出反码）
• 双4选1数据选择器74LS153：
  • 控制选择输出值
  • D_0%2B(%5Coverline%20%7BA_1%7DA_0)D_1%2B(A_1%5Coverline%20%7BA_0%7D)D_2%2B(A_1A_0)D_3#card=math&code=Y%3D%28%5Coverline%20%7BA_1%7D%5C%20%5Coverline%20%7BA_0%7D%29D_0%2B%28%5Coverline%20%7BA_1%7DA_0%29D_1%2B%28A_1%5Coverline%20%7BA_0%7D%29D_2%2B%28A_1A_0%29D_3&id=mAA4c)
  • 使能端高电平失效，输出为0
    

• 8选1数据选择器74LS151：
  
• 数据比较器CC14585：当<、>、=输入端为1时允许对应信号输出，否则对应信号输出0
  

数据选择器设计电路

• 输入变量小于等于MUX地址输入端数，连接低位地址，高位地址不用（按需接1或0）
• 输入变量大于MUX地址输入端数：多余的变量需要接入数据输入端
  • 选定地址信号
  • 列出逻辑式
  • 地址对应的系数即为对应的数据接入信号

竞争-冒险现象

• 组合逻辑电路中，输入信号变化先后不同或者信号传输路径不同，不同信号之间存在竞争；由于竞争造成输出信号波形产生不应有的尖峰脉冲，称为竞争—冒险现象。
• 写出逻辑表达式，如果能简化成 或者 则存在该现象。例如： %0A#card=math&code=%20%20Y%20%3D%20AB%20%2B%20%5Coverline%7BA%7DC%20%5C%5C%0A%20%20Y%20%3D%20A%20%2B%20%5Coverline%7BA%7D%28B%3D1%2CC%3D1%29%0A&id=PFqKR)
• 卡诺图两圆相切，则存在
• 消除竞争冒险现象
  • 加滤波电容
  • 加冗余项。将卡诺图相切圆的相邻项圈出，此项即为冗余项

触发器

同步触发器

种类	特性方程	备注
RS		不能全为1
D		-
JK		全1翻转，全0保持
T		只能翻转和保持
T’		只能翻转

时状态会随输入信号多次变化而随之多次反转，发生空翻现象

主从触发器

主从型RS触发器

• R/S信号如果在下降沿是1/0或者0/1则只用关注下降沿信号，否则需观察全过程（可能出现前半段信号为1/0，后半段为0/0，则输入信号相当于1/0）

主从型D触发器

• 只用关注下降沿信号

主从型JK触发器

• 如果则输入端的K被封锁，只接受置1信号或者保持信号，则如果期间输入信号使主触发器翻转，再次变化只会输入保持信号，无法再次翻转。时同理。
• 期间，JK的变化可能引起主触发器的状态改变，但只能改变一次

边沿触发器

只用关注上升沿和下降沿，CP输入端如果无圆圈则表示上升沿触发，有圆圈表示下降沿触发

时序逻辑电路

概念要点

• 米勒型时序电路：某时刻的输出取决于该时刻的外部输入和内部状态
• 摩尔型时序电路：某时刻的输出仅取决于该时刻的内部状态
• 驱动方程/激励方程：#card=math&code=W%3DG%28X%2CQ%29&id=PLYK6)，为输入信号，为存储电路状态输出
• 状态方程：#card=math&code=Q%5E%7Bn%2B1%7D%3DH%28W%2CQ%29&id=BGlgk)，为存储电路的激励信号。以JK触发器为例就是决定J、K信号的逻辑方程
• 输出方程：#card=math&code=Z%3DF%28X%2CQ%29&id=kre6V)，为输出信号

同步时序逻辑电路分析

1. 写出触发器激励方程、电路输出方程
2. 写出状态方程
3. 写出电路状态表、状态转换图 | 输入 | 现态 | 次态 | 输出 | | —- | —- | —- | —- | | | | | |

1. 作出时序波形图

异步时序逻辑电路分析

• 大致步骤与同步时序电路相同
• 状态方程需乘上，表示当时钟下降沿/上升沿到来时
• 状态表形式如下： | 现态 | 时钟有效信号 | 输出 | | —- | —- | —- | | | #card=math&code=CP_i%28%E6%8B%AC%E5%8F%B7%E5%86%85%E5%A1%AB%E5%86%B3%E5%AE%9ACP_i%E7%9A%84%E5%BC%8F%E5%AD%90%29&id=GGGzx) | |

同步时序逻辑电路设计

1. 确定输入输出量、状态量
2. 定义变量表达式并列出原始状态转换表
3. 按照状态是否等价进行化简：
   • 相同输入下输出和次态均相同
   • 相同输入下次态相同、次态交错、次态互为隐含条件
     

1. 状态分配，符合三条原则的尽量分配相邻二进制代码，多余代码为约束项:
   • 具有相同次态的现态（主）
   • 同一现态下的次态
   • 具有相同输出的现态

1. 根据每个状态的真值表（观察状态转换表）写出状态方程
2. 由所选触发器的状态方程写出激励方程和输出方程

异步时序逻辑电路设计（详见课件 计数器.pdf，3-12页，例1）

1. 画出状态转换图
2. 画出电路时序图
3. 确定触发器的时钟信号：
   触发器需要翻转时，必须有触发脉冲；触发器无需翻转时，选取脉冲数尽量少的脉冲信号
4. 根据脉冲信号画出各个位的次态卡诺图
   
   
5. 得出电路状态方程，再根据触发器特性方程得出驱动方程
6. 自启动检测

计数器

• 模：计数器能记忆的最大脉冲个数
• 计数器的容量：能表示的最大数值
• 计数器可用作分频器，但是需要固定的时钟脉冲信号
• 同步计数器：
  • 优点：不存在竞争-冒险现象；工作速度快；工作效率高
  • 缺点：电路结构复杂

• 异步计数器：
  • 优点：结构简单
  • 缺点：进位信号逐级传递，速度受限，频率不能太高；存在竞争-冒险现象

计数器改装方法

• 单个计数器改装成模计数器：
  • 置数归0法：将的与非信号和相连
  • 预置补数法：从计数器容量倒推，将的非信号和相连
  • 异步清零法：将的与非信号和相连

• 多个计数器改装：
  • 大模分解法：分解因式再异步级联连接。，低位计数器预置%7B10%7D-(5)%7B10%7D%3D(1010)2#card=math&code=%2815%29%7B10%7D-%285%29_%7B10%7D%3D%281010%29_2&id=JFnOD)，高位同理。
    .JPG#id=BYq7O&originHeight=401&originWidth=1120&originalType=binary&ratio=1&status=done&style=none)
  • 整体清零法：
    • 异步级联连接再按单个计数器改装方法改装。注：在74LS90改装成模54计数时，如果按异步清零法，两片信号应分别为5和4，而不是54的二进制形式。%7B10%7D%3D(0101)_2%2C(4)%7B10%7D%3D(0100)2#card=math&code=%285%29%7B10%7D%3D%280101%292%2C%284%29%7B10%7D%3D%280100%29_2&id=LWxbz)
      .JPG#id=uCMJK&originHeight=598&originWidth=1120&originalType=binary&ratio=1&status=done&style=none)
    • 同步级联连接再按单个计数器改装方法改装。注：此时清零的信号就是对应的二进制形式。此时信号就是%7B10%7D%3D(0011%5C%201011)_2#card=math&code=%2859%29%7B10%7D%3D%280011%5C%201011%29_2&id=Dgqcx)
      .JPG#id=mImbC&originHeight=458&originWidth=1120&originalType=binary&ratio=1&status=done&style=none)

• 整体置数法：同步级联然后对整体预置补数。例如此处需设计模60计数器，同步级联后为模256计数器，则预留信号为%7B10%7D-(59)%7B10%7D%3D(1100%5C%200100)2#card=math&code=%28255%29%7B10%7D-%2859%29_%7B10%7D%3D%281100%5C%200100%29_2&id=nBYjL)
  .JPG#id=VeaON&originHeight=409&originWidth=1120&originalType=binary&ratio=1&status=done&style=none)

  
  同步级联仅适用于74LS161这样具有保持功能的计数器。
  同步置数或者同步置零都是有位。异步清零是位，因为第位时异步清零了。

常见计数器

• 模16加法计数器74LS161：
  • 异步清零
  • 同步置数
  • 任意一个为0均保持；则进位；不影响进位
  • 

• 二-五-十进制异步计数器74LS90：

  • 为二进制，高位为模5计数器
  • 异步清零（高位有效）、异步置数（高位有效）
    

    寄存器

• 数码寄存器/静态寄存器：输入、输出都为并行方式

• 移位寄存器：串入-并出、并入-串出、串入-串出
• 环形计数器：移位寄存器首尾相连
• 扭环计数器：移位寄存器 | 计数器 | 计数长度有效状态个数 | 状态浪费个数 | 竞争冒险可能性 | | —- | —- | —- | —- | | 环形 | | | 有可能 | | 扭环 | | | 不可能 |

两者电路结构都很简单，无法自启动，状态利用率低

常见寄存器

• 74LS194寄存器：
  

序列发生器

• 用计数器和数据选择器组合，选择端和计数器相连，数据端依次接入序列信号
• 用移位寄存器和逻辑电路组合，写出状态表，并列出逻辑式

半导体存储器和可编程逻辑器件

• 与阵列固定，或阵列可编程：ROM、PROM
• 与阵列可编程，或阵列固定：PAL、GAL
• 与、或阵列均可编程：PLA
• 关于RAM的具体字、位和寻址方式可见计算机组成原理/RISC_5.md
• RAM容量扩展：
  • 位扩展：
    
  • 字扩展：
    

脉冲波形的产生和整形

环形振荡器

• 简单环形振荡器周期：
• 带RC延迟环节的环形振荡器：%5D#card=math&code=T%3DRC%5B%5Cln%20%281%2B%5Cfrac%7BU%7BOH%7D-U%7BOL%7D%7D%7BU%7BOH%7D-U%7BTH%7D%7D%2B%5Cln%20%281%2B%5Cfrac%7BU%7BOL%7D-U%7BOH%7D%7D%7BU%7BOL%7D-U%7BTH%7D%7D%29%5D&id=v74M4)

石英晶体振荡器

• 石英晶体多谐振荡器频率取决于石英晶体固有频率，与外接电阻、电容无关
• 石英晶体低频、高频呈电容性，中频呈电感性

施密特触发器

• 
• 
• 回差电压：
• 否则会产生自锁

单稳态触发器

类型	输出脉冲宽度	特点
微分型		窄脉冲触发 有正反馈
积分型	C%5Cln%5Cfrac%7BV%7BOL%7D-V%7BOH%7D%7D%7BV%7BOL%7D-V%7BTH%7D%7D#card=math&code=tw%3D%28R%2BR_0%29C%5Cln%5Cfrac%7BV%7BOL%7D-V%7BOH%7D%7D%7BV%7BOL%7D-V_%7BTH%7D%7D&id=M4WLz)	抗干扰能力强 输出波形差（无正反馈作用） 触发脉冲宽度必须大于输出脉冲宽度

• 暂稳态维持时间取决于电路本身参数
• 非重复触发：进入暂稳态后加入触发脉冲不生效
• 可重复触发：进入暂稳态后加入触发脉冲，输出脉冲继续维持一个宽度
• 触发器一般用于整形，定时，延时
• 74LS121单稳态触发器：时上升沿触发，时下降沿触发，平时输出为0，脉冲宽度

多谐振荡器

• 无稳态
• 施密特构成的多谐振荡器：#card=math&code=T%3DRC%5Cln%28%5Cfrac%7BV%7BDD%7D-V%7BT-%7D%7D%7BV%7BDD%7D-V%7BT%2B%7D%7D%5Ccdot%20%5Cfrac%7BV%7BT%2B%7D%7D%7BV%7BT-%7D%7D%29&id=mmChq)
• 施密特构成的多谐振荡器调节RC可以改变周期，不能改变占空比
• 分类：
  • 对称式
  • 非对称式
  • 环形振荡器

A/D,D/A转换

D/A转换

• FSR：满刻度
• LSB：最低有效位，对应的模拟输出为，为数字量位数
• 量化误差：ADC的转换误差，为
• 分辨率：，也可以用LSB或者n表示
• 权电阻网络：

%0A#card=math&code=vo%3D-%5Cfrac%7BV%7BREF%7D%7D%7B2%5En%7D%28%5Csum_%7Bi%3D0%7D%5E%7Bn-1%7Dd_i%202%5Ei%29%0A&id=emmnY)

• 倒T型电阻网络：

%0A#card=math&code=vo%3D-%5Cfrac%7BV%7BREF%7D%7D%7B2%5En%7D%28%5Csum_%7Bi%3D0%7D%5E%7Bn-1%7Dd_i%202%5Ei%29%0A&id=S5X4I)

• 权电流型：

%0A#card=math&code=vo%3D%5Cfrac%7BR_FI%7D%7B2%5En%7D%28%5Csum%7Bi%3D0%7D%5E%7Bn-1%7Dd_i2%5Ei%29%0A&id=LCpCq)

• 比例系数误差：由偏离引起的误差
• 漂移误差：运放零点漂移产生的误差
• 非线性误差：内阻和压降、电阻阻值偏差等原因带来的误差 | 网络 | 优点 | 缺点 | | —- | —- | —- | | 权电阻网络 | 结构简单 | 各电阻阻值相差较大 | | 倒T型电阻网络 | 克服了权电阻网络中电阻相差较大的缺点 | 模拟开关存在导通电阻和压降，存在转换误差 | | 权电流型 | 消除了模拟开关带来的误差，精度提升 | 电路复杂 |

A/D转换

• 量化单位：取样电压为该值的整数倍，
• 双积分(V-T)变换型：，为计数次数，也表示转换结果
• V-F变换型：
• 分辨率：
• 转换误差：只舍不入为LSB，有舍有入为
• 只舍不入：取相应，在范围内均为0，依次类推
• 有舍有入：0到第一个数字信号表示范围，其余间隔。以3位信号为例，1个和7个，将1划分可得
• 判断A/D转换是否能够使用：计算转换时间最长对应的最低频率，如果是输入信号的两倍则可以使用。 | 网络 | 优点 | 缺点 | | —- | —- | —- | | 并联比较型 | 速度快
  可不加采样-保持电路 | 电路复杂 | | 计数反馈比较型 | 电路简单 | 时间长，最长需要个时钟信号 | | 逐次渐近反馈比较型 | 速度比计数型快得多，仅需个时钟信号 | - | | 双积分（V-T）变换型 | 工作性能稳定
  抗干扰能力强 | 工作速度低，最长需要个时钟周期 | | V-F变换型 | 抗干扰能力强 | 转换速度低 |