此处设计的是三级流水线，此处在进行复现的过程中吃了点小亏，就是没有看流水线的介绍直接写代码，导致代码的理解不太深。最后补看了书本但是现在依然有地方不明白。
    首先是防止阻塞的策略：
    此处采用的方法是：就某级流水线而言，它会向后一级发出一个“下一时刻有东西传给你”的请求，同时向前一级发出“下一时刻我可以接收你传来的东西”的反馈，由于流水线串联起来缓缓相扣，因此某一级流水线会同时受到后一级传来的下一时刻是否可以接收东西的反馈信息，以及前一级传来的下一时刻它是否有东西传递过来的请求。热锅某一集流水线当前时刻有东西并想在下一时刻传给后一级流水线 ，但是后一级流水线说下一时刻无法接收传来 的东西，那么该流水级在下一时刻都要保持有当前时刻的东西，即产生阻塞。
    这种设计策略有利于参加CPU添加AXI接口

    1. `timescale 1ns / 1ps
    2. //////////////////////////////////////////////////////////////////////////////////
    3. // Company: 
    4. // Engineer: 
    5. // 
    6. // Create Date: 2021/04/20 16:22:16
    7. // Design Name: 
    8. // Module Name: stallable_pipline
    9. // Project Name: 
    10. // Target Devices: 
    11. // Tool Versions: 
    12. // Description: 
    13. // 
    14. // Dependencies: 
    15. // 
    16. // Revision:
    17. // Revision 0.01 - File Created
    18. // Additional Comments:
    19. // 
    20. //////////////////////////////////////////////////////////////////////////////////
    23. module stallable_pipline#
    24. (
    25. parameter WIDTH=100
    26. )
    27. (
    28. input               clk,
    29. input               rst,
    30. input               validin,
    31. input  [WIDTH-1:0]  datain,
    32. input               out_allow,
    33. output              validout,
    34. output [WIDTH-1:0]  dataout
    35.     );
    36.  reg                 pipe1_valid;
    37.  reg [WIDTH-1:0]     pipe1_data;
    38.  reg                 pipe2_valid;
    39.  reg [WIDTH-1:0]     pipe2_data;
    40.  reg                 pipe3_valid;
    41.  reg [WIDTH-1:0]     pipe3_data;
    43.  //pipline stage 1
    44.  wire pipe1_allowin;
    45.  wire pip1_ready_go;
    46.  wire pipe1_to_pipe2_valid;
    47.  assign pipe1_ready_go=1;//这里原文是......
    48.  assign pipe1_to_pipe2_valid=!pipe1_valid && pipe1_allowin;
    49.  assign pipe1_to_pipe2_valid=pipe1_valid && pipe1_ready_go;
    50.  always @(posedge clk)begin
    51.     if(rst)begin
    52.         pipe1_valid<=1'b0;
    53.      end
    54.      else if(pipe1_allowin)begin
    55.         pipe1_valid<=validin;
    56.      end
    57.      if(validin && pipe1_allowin)begin
    58.         pipe1_data<=datain;
    59.      end
    60. end
    62.  //pipeline stage2
    63.  wire pipe2_allowin;
    64.  wire pipe2_ready_go;
    65.  wire pip32_to_pipe3_valid;
    66.  assign pip_ready_go=......
    67.  assign pipe2_allowin=!pipe2_valid||pipe2_ready_go&&pipe3_allowin;
    68.  assign pipe2_to_pipe3_valid=pipe2_valid&&pipe2_ready_go;
    69.  always @(posedge clk)begin
    70.  if(rst)begin
    71.     pipe2_valid<=1'b0;
    72.  end
    73.  else if(pipe2_allowin)begin
    74.     pipe2_valid<=pipe1_to_pipe2_valid;
    75.  end
    76.  if(pipe1_to_pipe2_valid && pipe2_allowin)begin
    77.     pipe2_data<=pipe1_data;
    78.  end
    79.  end
    80.  //pipeline stage3
    81.  wire pipe3_allowin;
    82.  wire pipe3_ready_go;
    83.  assign pipe3_ready_go=......
    84.  assign pipe3_allowin=!pipe3_valid||pipe3——ready_go && out_allow;
    85.  always@(posedge clk)begin
    86.     if(rst)begin
    87.     pipe3_valid<=1'b0;
    88.     end
    89.     else if(pipe3_allowin)begin
    90.     pipe3_valid<=pipe2_to_pipe3_valid;
    91.     end
    92.     if(pipe2_to_pipe3_valid && pipe3_allowin)begin
    93.         pipe3_data<=pipe2_data;
    94.     end
    95. end
    96. assign validout = pipe3_valid && pipe3_ready_go;
    97. assign dataout =pipe3_data;
    98. endmodule
    100. endmodule

    此处贴出代码，但是目前这个流水线给人的感觉就是三块流水线的拼合，故不过多的介绍