05.基本设备节点类型

根节点

设备树有一个单一的根节点，所有其他设备节点都是后代。 根节点的完整路径为/。
根节点的属性:

/aliases节点

devicetree可能有一个别名节点，它定义了一个或多个别名属性。别名节点应位于devicetree的根，并具有节点名称/aliases。 /aliases节点的每个属性定义一个别名。 属性名指定别名。 属性值指定到devicetree中节点的完整路径。 例如，属性序列为:
serial0 = "/simple-bus@fe000000/serial@llc500"定义了一个别名为serial0。
别名应是以下的1到31个字符的小写文本字符串。

别名值是设备路径，并被编码为字符串。 值表示到节点的完整路径，但路径不需要引用叶节点。 例如:

dts aliases {     
    serial0 = "/simple-bus@fe000000/serial@llc500";
    ethernet0 = "/simple-bus@fe000000/ethernet@31c000"; 
};

/memory节点

所有设备都需要一个内存设备节点，并描述系统的物理内存布局。如果一个系统有多个内存范围，可以创建多个内存节点，或者可以在单个内存节点的reg属性中指定范围。
客户端程序可以访问未被任何内存保留覆盖的内存。然而，在使用于访问真实页面的存储属性之前，客户端程序负责执行体系结构和实现所需的操作，可能包括从缓存中刷新真实页面。引导程序负责确保，在不采取任何与存储属性更改相关的操作的情况下，客户端程序可以安全地访问WIMG=0b001x的所有内存。
/memory节点的属性如下:

所有其他标准属性部分是允许的。
例如给定64位系统，具有以下物理内存布局：

• RAM：起始地址 0x0，长度 0x80000000(2GB)
• RAM：起始地址 0x100000000，长度 0x100000000(4GB)

内存节点可以定义如下，#address-cells = <2>和#size-cells = <2>。

memory@0 {
    device_type = "memory";
    reg = <0x000000000 0x00000000 0x00000000 0x80000000
        0x000000001 0x00000000 0x00000001 0x00000000>;
};

或者

memory@0 {
    device_type = "memory";
    reg = <0x000000000 0x00000000 0x00000000 0x80000000>;
};
memory@100000000 {
    device_type = "memory";
    reg = <0x000000001 0x00000000 0x00000001 0x00000000>;
};

使用reg属性定义两个内存范围的地址和大小，跳过2GB的区域。 注意，根节点的#address-cells和#size-cells属性指定了2的值，这意味着需要两个32位单元来定义内存节点的reg属性的地址和长度。

/chosen节点

选择的节点不表示系统中的真实设备，而是描述系统固件在运行时选择或指定的参数。 应为根节点的子节点。
/chosen节点属性:

所有其他标准属性，部分是允许的。
例如:

chosen {
    bootargs = "root=/dev/nfs rw nfsroot=192.168.1.1 console=ttyS0,115200";
};

/cpus节点

所有设备都需要一个/cpus节点。 它不代表系统中的真实设备，而是充当表示系统CPU的子cpu节点的容器。
/cpus节点属性。

/cpus节点可能包含跨cpu节点的共同属性。

/cpus/cpu节点

一个cpu节点表示一个足够独立的硬件执行块，它能够在不干扰可能运行其他操作系统的其他CPU的情况下运行操作系统。
共享MMU的硬件线程通常在一个cpu节点下表示。如果设计了其他更复杂的CPU映射，则CPU的绑定必须描述映射(例如。 不共享 MMU的线程)。
CPU和线程通过一个统一的编号空间进行编号，该空间应尽可能与中断控制器的CPU/线程编号匹配。
在cpu节点之间具有相同值的属性可以放置在cpus节点中。 客户端程序必须首先检查特定的cpu节点， 但如果没有找到预期属性，则应该查看父cpus节点。 这导致了对所有CPU相同的属性的不那么冗长的表示。

/cpus/cpu节点的一般属性

/cpus/cpu节点电源ISA属性

/cpus/cpu节点的TLB属性

以下cpu节点的属性描述了处理器的MMU中的转换侧缓冲区。

/cpus/cpu节点的内存缓存(L1)属性

以下cpu节点的属性描述处理器的内部(L1)缓存。

示例

cpus {
    #address-cells = <1>;
    #size-cells = <0>;
    cpu@0 {
        device_type = "cpu";
        reg = <0>;
        d-cache-block-size = <32>; // L1 - 32 bytes
        i-cache-block-size = <32>; // L1 - 32 bytes
        d-cache-size = <0x8000>; // L1, 32K
        i-cache-size = <0x8000>; // L1, 32K
        timebase-frequency = <82500000>; // 82.5 MHz
        clock-frequency = <825000000>; // 825 MHz
    };
};

/cpus/cpu*/L?-cache节点

处理器和系统可以实现缓存层次结构的附加级别。 例如，二级(L2)或三级(L3)缓存，这些缓存可能与CPU紧密集成， 或者可能在多个 CPU之间共享。
缓存节点应定义phandle属性，与缓存相关联或共享缓存的所有cpu节点或缓存节点都应包含指定缓存节点的next-level-cache属性。
缓存节点可以在CPU节点或devicetree中的任何其他适当位置下表示。
多级和共享缓存节点的属性:

例如：

cpus {
    #address-cells = <1>;
    #size-cells = <0>;
    cpu@0 {
        device_type = "cpu";
        reg = <0>;
        cache-unified;
        cache-size = <0x8000>; // L1, 32KB
        cache-block-size = <32>;
        timebase-frequency = <82500000>; // 82.5 MHz
        next-level-cache = <&L2_0>; // phandle to L2
        L2_0:l2-cache {
            compatible = "cache";
            cache-unified;
            cache-size = <0x40000>; // 256 KB
            cache-sets = <1024>;
            cache-block-size = <32>;
            cache-level = <2>;
            next-level-cache = <&L3>; // phandle to L3
            L3:l3-cache {
                compatible = "cache";
                cache-unified;
                cache-size = <0x40000>; // 256 KB
                cache-sets = <0x400>; // 1024
                cache-block-size = <32>;
                cache-level = <3>;
            };
        };
    };
    cpu@1 {
        device_type = "cpu";
        reg = <1>;
        cache-unified;
        cache-block-size = <32>;
        cache-size = <0x8000>; // L1, 32KB
        timebase-frequency = <82500000>; // 82.5 MHz
        clock-frequency = <825000000>; // 825 MHz
        cache-level = <2>;
        next-level-cache = <&L2_1>; // phandle to L2
        L2_1:l2-cache {
            compatible = "cache";
            cache-unified;
            cache-size = <0x40000>; // 256 KB
            cache-sets = <0x400>; // 1024
            cache-line-size = <32>; // 32 bytes
            next-level-cache = <&L3>; // phandle to L3
        };
    };
};